來源：新浪VR

臺積電在其年度技術(shù)研討會上詳細介紹了即將到來的工藝，包括5nm（NP5和N4）和3nm（將成為一個成熟的節(jié)點）。前者將基于第二代DUV（深紫外）和EUV（極紫外）節(jié)點，繼7nm +工藝之后。

然后，我們有了7nm節(jié)點的“真正”繼承者，即N5（5nm EUV）工藝，按照臺積電計劃，該工藝正在按計劃進行，其良率要高于N7（7nm）節(jié)點在同一階段的工藝。代工廠已經(jīng)以N5P工藝的形式準備了N5的后繼產(chǎn)品，它將比基礎(chǔ)5nm節(jié)點快5%，功率效率提高10%。

之后，臺積電（TSMC）尋求引入N4節(jié)點，這是對N5工藝的另一種改進，它使用附加的EUV層來提高密度和性能。N4的風險生產(chǎn)定于2021年第四季度，其次是2022年的批量生產(chǎn)。

最后，我們擁有3nm（N3）節(jié)點，它將成為5nm工藝的“真正”繼承者。與三星的3nm節(jié)點將利用GAA（全能門）晶體管技術(shù)不同，臺積電將繼續(xù)使用FinFet并仍然實現(xiàn)1.7倍的驚人密度密度。根據(jù)鑄造廠自己的數(shù)據(jù)，N3將比N5快10-15%，功率效率提高近30%。N3將于2021年開始風險生產(chǎn)，預計將于2022年下半年與N4同年開始批量生產(chǎn)。

發(fā)布3nm和未來：3D封裝和超越硅

與英特爾其他代工廠的工作保持一致，臺積電還更新了自己的3D封裝技術(shù)。目前，臺積電已經(jīng)擁有廣泛的產(chǎn)品組合，包括基片上晶片（CoWoS），集成扇出（InFO-R），晶片上晶片（COW）和晶片上晶片（WoW）。從現(xiàn)在開始，臺積電將所有這些封裝技術(shù)都冠以“ 3DFabric”的商標。

除了先進的封裝技術(shù)外，臺積電還在研究硅的替代品，以使芯片進一步小型化。主要候選材料是納米片，納米線，高遷移率通道，2D晶體管和碳納米管。